DS31408是一个灵活的，高性能的不同频率转换时间和频率合成中的应用集成电路。在其八个输入时钟和14个输出时钟，每个设备可以接受或生成几乎任何2kHz和750MHz的频率之间。该器件提供两个独立的DPLLs，为两个独立的时钟代路径。

　　输入时钟分频，分数比例根据需要，不断为监测活动和频率精度。输入时钟的最佳选择，手动或自动，作为两个灵活，高性能数字锁相环每个参考时钟。每个数字锁相环锁定到选定的参考，并提供可编程的带宽，非常高的分辨率缓缴能力，真正无中断输入时钟之间切换。数字锁相环后跟一个时钟合成子系统，已与自己的32位分频器，相位调整七个完全可编程数字频率合成块，三高速低抖动APLLs，14输出时钟，每个。分数的APLLs提供缩放和输出的RMS抖动低于1ps少。对于电信系统，DS31408的所有必需的特性和功能，作为中央计时功能或线路卡时钟IC。

　　此外，DS31408具有嵌入时钟的IEEE ® 1588可以通过系统软件带领遵循时间主系统中的其他地方或其他地方的网络。这座时钟的所有必要的功能是在1588年普通时钟，边界时钟或透明时钟中央时钟

　　关键特性

　　八个输入时钟

　　差分或CMOS / TTL电格式

　　任何频率从2kHz到750MHz的

　　分数缩放的64B/66B和FEC缩放(如64/66，二百五十五分之二百三十七，255分之238)或任何其他降尺度要求

　　连续输入时钟的质量监控

　　两个高性能DPLLs

　　无中断参考输入丢失的开关

　　自动或手动相位生成输出

　　缓缴的损失所有投入

　　可编程带宽0.5MHz至400Hz的

　　七个数字频率合成器

　　每个人都可以从要么全数字锁相环

　　产生任何2kHz倍数高达77.76MHz

　　三个输出APLLs

　　输出频率750MHz的

　　高分辨率的小数为FEC和64B/66B尺度(例如，237分之255，238分之255，六十四分之六十六)或任何其他尺度要求

　　小于1ps RMS输出抖动

　　同时从同一个参考三低抖动率(例如，622.08MHz为SONET，237分之255为OTU2 * 622.08MHz和156.25MHz为万兆)

　　七组14输出时钟

　　几乎所有的频率从<1Hz到750MHz的

　　每个组的奴隶一个DFS时钟，任何APLL的时钟，或任何输入时钟(分散和规模)

　　每个人都有一个差分输出(3慢性粒细胞白血病，4个LVDS / LVPECL的)和独立的CMOS / TTL输出

　　32位每输出分频器

　　IEEE1588的时钟功能

　　通过软件可操纵与2为8ns的时间分辨率和2 - 32ns频率分辨率

　　4ns的输入和输出时间戳精度边缘布置精度

　　可编程时钟和时间对准I / O来同步所有1588年在大型系统设备

　　支持1588年业主立案法团，BC和训练班架构

　　一般特征

　　合适的线路卡IC卡IC或时间用于Stratum 2/3E/3/4E/4，校董会，美国证券交易委员会/欧洲经济共同体，或SSU

　　几乎所有接受，并产生高达750MHz的频率从1Hz的

　　内补偿本振频率误差

　　与SPI™处理器接口

　　1.8V工作电压与3.3V的I / O(5V耐压)